Xilinx FPGA权威设计指南：基于Vivado 2018集成开发环境 - (EPUB全文下载)

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书籍内容：

Xilinx FPGA权威设计指南：基于Vivado 2018集成开发环境
第1章　Xilinx新一代UltraScale结构
第2章　Vivado集成设计环境导论
第3章　Vivado工程模式基本设计实现
第4章　Vivado非工程模式基本设计实现
第5章　创建和封装用户IP核流程
第6章　Vivado高级约束原理及实现
第7章　Vivado调试工具原理及实现
第8章　Vivado部分可重配置原理及实现
第9章　Vivado HLS原理详解
第10章　Vivado HLS实现过程详解
第11章　HDMI显示屏驱动原理和实现
附录　a7-edp-1开发板原理图
反侵权盗版声明
封底
第1章　Xilinx新一代UltraScale结构
UltraScale结构是业界首款采用最先进的ASIC架构优化的All Programmable结构。本章主要对UltraScale结构的Kintex和Virtex器件特性进行说明，并对其内部所提供的设计资源进行详细的说明和必要的分析。通过这些分析，帮助读者在Vivado集成开发环境中更加高效地开发基于UltraScale结构的FPGA应用。
1.1　UltraScale结构特点
UltraScale结构能从20nm平面的FET结构扩展至16nm鳍式的FET晶体管，甚至更高的技术，同时还能够从单芯片扩展到3D IC。
通过Xilinx Vivado设计套件的分析型协同优化方法，UltraScale结构可以提供海量数据的布线功能，同时还能的智能地解决先进工艺节点上的头号系统性能瓶颈。这种协同设计可以在不降低性能的前提下实现超过90%的利用率。
UltraScale架构不仅能够解决系统总吞吐量扩展和时延方面的局限性，而且还能够直接应对先进工艺节点上的头号系统性能瓶颈，即互连问题。UltraScale新一代互连架构的推出体现了可编程逻辑布线技术的真正突破。
Xilinx致力于满足从多吉字节智能包处理到多太字节数据路径等新一代应用需求，即必须支持海量数据流。在实现宽总线逻辑模块（将总线宽度扩展至512位、1024位甚至更高）的过程中，布线或互连拥塞问题一直是影响实现时序收敛和高质量结果的主要制约因素。过于拥堵的逻辑设计通常无法在早期器件架构中进行布线。即使工具能够对拥塞的设计进行布线，最终设计也经常需要在低于预期的时钟速率下运行。而UltraScale布线架构则能够完全消除布线拥塞问题。结论很简单，即只要设计合理，就能够进行布线。
如表1.1、表1.2所示，给出了UltraScale结构的Kintex器件特性和UltraScale结构的Virtex器件特性。
表1.1　UltraScale结构的Kintex器件特性
表1.2　UltraScale结构的Virtex器件特性
下面将对UltraScale器件内部设计资源进行进一步说明，以帮助读者充分了解UltraScale器件所提供的设计资源。这样，在使用Vivado集成开发环境进行FPGA的设计时，可以更加高效地利用这些资源，从而进一步提高设计效率。
1.2　可配置逻辑块
可配置的逻辑块（Configurable Logic Block，CLB）是主要的逻辑资源，用于实现时序和组合逻辑电路。
1.2.1　可配置逻辑块的特点
UltraScale结构的CLB提供了高性能和低功耗的可编程逻辑，每个CLB连接一个开关矩阵，用于访问通用的布线资源。一个CLB包含一个切片（Slice），每个切片提供8个6输入的查找表和16个触发器，切片中的查找表（Look Up Table，LUT）按列排列。UltraScale架构中包含两种类型的切片，即SliceL和SliceM。如图1.1所示，给出了SLICEL（L表示逻辑）的内部结构，其中：
（1）左侧为8个6输入的LUT，从下到上依次用A、B、C、D、E、F、G、H标记。
（2）右侧为16个锁存/触发器资源。
（3）包含F7、F8和F9类型的多路复用器。
（4）LUT右侧的部件为一个8位的进位链。
（5）进位链后的第一列为F7类型的多路复用开关，从下到上依次用F7MUX_AB、F7MUX_CD、F7MUX_EF和F7MUX_GH表示。
（6）F7类型的多路复用开关后为上下两个F8类型的多路复用开关，从下到上依次用F8MUX_BOT和F8MUX_TOP表示。
（7）F8类型的多路复用开关后为一个F9类型的多路复用开关，用F9MUX表示。
注
读者可打开器件结构图，查看这些设计资源。
图1.1　SLICEL的内部结构
如图1.2所示，给出了SLICEM（M表示存储器）的内部结构，其中LUT能够配置为：
（1）一个查找表。
（2）64位的分布式存储器。
（3）一个32位的移位寄存器。
此外，LUT可以配置为包含公共输入的两个5输入LUT。这样，就能够产生两个逻辑运算结果。如图1.3所示，给出了将6输入的LUT配置为2个5输入的LUT的结构图。
图1.2　SLICEM的内部结构
图1.3　将6输入的LUT配置为2个5输入的LUT的结构
规约操作的Verilog HDL描述如代码清单1-1所示。
代码清单1-1　规约操作的Verilog HDL描述
注
读者可以定位到本书所提供资料的\vivado_example\lut目录下，使用Vivado 2018设计套件打开该设计。
对该设计采用xcku035-fbva676-3-e器件后的综合结果如图1.4所示。从图1.4中可知，该规约操作的具体实现过程是通过查找表实现的。
图1.4　Vivado对设计综合后的结果
对该设计采用Vivado 2018设计套件布局布线后的结果如图1.5所示。
图1.5　Vivado对设计布局布线后的结果
思考与练习1.1：请读者打开设计综合后的结果，观察图1.4中每个查找表的内容和所实现的功能。
思考与练习1.2：请读者打开设计实现后的结果，并参考图1.3(b)，观察图1.5中查找表的输出网络和布局布线的结果。
1.2.2　多路复用器
多 ............

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